반도체놀이터

3권 p.176 그림 참조 3D NAND Flash의 Issue 1. Plug 공정에서의 Issue : 엄청 높은 층을 수직으로 etch해야 되기 때문에 Top-Bottom의 CD 차이, Plug Not Open, Distortion, Polygonal 문제가 발생한다. 이중 Polygonal이 가장 심각한 문제인데, Plug Not Open과 Distortion은 제품 test중에 확인할 수 있지만 Polygonal은 test에서 쉽게 발견되지 않는다. 이렇게 출하된 제품은 Program 이나 Erase를 할 때 깨진부분으로만 tunneling이 발생하고, 이 부분은 이로인해 쉽게 망가진다. 따라서 이상적인 원모양이 되어야 한다. 2. 3D NAND의 ON Stack과 Plug Issue : Film ..

반도체/메모리 2024. 2. 18. 21:18

3D NAND Flash 4대공정 1. Channel Etch (Plug) : Cell의 모음으로 전류가 흐르며, 동작의 기본 단위인 String을 형성하는 공정. SiO2와 Si3N4를 연속해서 증착한 뒤, Channel부분을 형성하기 위해 Etch를 진행한다. 이 영역에 oxide, si를 순서대로 증착하여 Channel을 형성한다. 2. Stair Etch : 층별 WL에 Bias를 전달하기 위한 Contact 연결이 필요햐여 계단형 적층 구조 형성. SiO2와 Si3N4를 한 층으로 총 층수만큼의 계단형 적층구조가 필요하다. 위의 사진처럼 계단형 적층 구조를 형성하여 각 층의 WL에 전압을 Control 한다. 3. WL Cut (Slit) : Plug 간의 구별을 위하여 Plug 사이를 물리적으..

반도체/메모리 2024. 2. 18. 20:01

- 2D Cell의 문제점 : 반도체의 크기가 점점 작아짐에 따라 MIMIS 구조를 형성함에 어려움이 생겼다. Pysical Problem 1. AR이 너무 커져서 쌓은 박막이 기울어지는 문제 (~12nm). 2. Scaling Pitch 내 박막 증착이 불가. Logical Problem 1. Cell의 거리가 서로 가까워짐에 따라 Cell끼리 서로 Coupling 하여 간섭을 일으킴. 2. Scaling에 따라 저장 가능한 electron의 개수가 감소하여 control이 어려워짐. 3. Scaling에 따라 oxide의 두께 감소로 electron이 조금만 tunneling해도 쉽게 망가져 leakage current가 발생하고, 이에 따라 floating gate의 전자가 빠져나가 failing이..

반도체/메모리 2024. 2. 18. 19:27

Flash Cell의 구조와 Program Operation 방식 - Vth가 5V라고 가정했을 때, 위의 사진과 같이 일반 MOSFET 처럼 Channel이 형성된 모습을 볼 수 있다. 하지만 이 경우는 정보가 저장되지 않고 전원이 Off되면, 소자도 꺼진다. - Vth보다 훨씬 큰 전압을 걸어주면, FN Tunneling으로 인해 Channel의 전자가 tunneling oxide를 통과하여 floating gate에 존재하게 된다. 이렇게 되면 5V를 걸어주어도 floating gate의 전자로 인해 Channel이 형성되지 않고 정보가 저장되었다고 할 수 있다. - 저장된 정보를 지우기 위해선, 정보를 저장할 때 사용한 전압과 반대 전압을 걸어준다. 실제에선 (-)전압을 사용하지 않기 때문에 ga..

반도체/메모리 2024. 2. 18. 18:59

Memory의 종류 - Flash Memory는 Floating gate에 정보를 저장하며, SSD는 저가/비휘발성 장점으로 정보저장장치로 사용 가능하다. 구조는 transistor 한개로 구성되어있기 때문에, 제일 단순한 구조이며, 따라서 가장 작게 만들 수 있으며 비용이 작다. - MIMIS구조의 floating gate가 있는 Flash Memory는 대한민국 강대원박사님이 개발. Control gate - blocking gate (gate oxide) - floating gate (정보 저장) - tunneling gate 구조로 형성한다. - Flash Memory는 NAND Flash와 NOR Flash 두 종류로 나눌 수 있다. 1. NAND Flash는 MOSFET 여러개가 S/D를 공유..

반도체/메모리 2024. 2. 15. 23:09

(3권 91p ~ 106p참고) 1) ISO : Active 지역고 ISO 지역을 구분하는 공정 2) Well : MOSFET의 Well 형성 3) Gate : Cell의 WL을 형성 4) S/D : Cell의 Junction을 형성 5) BLC : S/D과 BL을 연결하는 Contact을 형성 6) BL : Cell의 BL을 형성 7) SNC : S/D과 SN을 연결하는 Contact을 형성 8) SN : Capacitor의 하부 전극을 형성 9) 유전막 & Plate : Capacitor의 유전막 & 상부 전극을 형성 10) M1C : 회로 배선 연결 11) M1~ : 외부 회로 구성 12) Passivation : Test / PKG 공정시 Chip 내부 구조 보호용 - ISO를 형성하기 위해 Si..

반도체/메모리 2024. 2. 15. 22:44

- DRAM은 MOSFET소자를 공정할 때와 마찬가지로 8대공정이 전부 사용되어 공정된다. 비용문제로 인해 EUV를 사용하지 않고 기존 ArF를 사용하여 최대의 효율을 이끌어내는 공정 방식들이 생겼다. 1. Litho Double Patterning (LELE Process) : litho와 etch를 반복해서 공정하는 process로 pattern이 밀집되어 litho하는데 어려움이 있을 때, pattern을 mask 두개로 나누어 두번 photo과정과 etch과정을 진행한다. 2. Self Aligned Double Patterning (SADP) : LELE Process와 달리 이 공정 Process를 사용하면 1번의 photo공정으로 미세 공정을 구현할 수 있다. 기존의 pattern에 SiO2..

카테고리 없음 2024. 2. 15. 21:44

- Transistor 동작 예시 Access Tr Gate control : On >> 3V, Off >> 0V Data Transfer Line : Write >> 1V/0V, Access >> Charge sharing, Pre-Charge(Read) >> 0.5V Plate Voltage >> 0.5V Well Voltage >> Negative bias 1. DRAM의 Write : 해당 Cell이 선택되어 TR이 on되면, BL을 통해 1V 또는 0V를 인가하여 SN에 정보를 저장한다. 2. DRAM의 Read (Sensing) : 해당 Cell이 선택되어 TR이 on되면, SN이 Sense Amp와 연결된 BL과 연결된다. 이때 SN에 저장되어 있던 Charge가 Cell TR을 통해 BL으..

반도체/메모리 2024. 2. 15. 21:32