DRAM 소자 이해 - 4. DRAM Process Flow

(3권 91p ~ 106p참고)

1) ISO  : Active 지역고 ISO 지역을 구분하는 공정

2) Well  : MOSFET의 Well 형성

3) Gate : Cell의 WL을 형성

4) S/D : Cell의 Junction을 형성

5) BLC : S/D과 BL을 연결하는 Contact을 형성

6) BL : Cell의 BL을 형성

7) SNC : S/D과 SN을 연결하는 Contact을 형성

8) SN : Capacitor의 하부 전극을 형성

9) 유전막 & Plate : Capacitor의 유전막 & 상부 전극을 형성

10) M1C : 회로 배선 연결

11) M1~ : 외부 회로 구성

12) Passivation : Test / PKG 공정시 Chip 내부 구조 보호용

 

- ISO를 형성하기 위해 Si에 trench (STI)를 판 뒤, stress에 의한 변화를 최소화하기 위해 여러물질을 증착한다. Active 영역인 타원영역에만 Si가 존재하게 된다.

 

- DRAM의 Si의 active 영역은 공간을 최대한 활용하기 위해 살짝 기울어져(21.1도) 형성된다. 나머지 공간은 전부 빈공간이 된다. 다른 소자와 분리시킨다 하여 Isolation이라 한다.

 

- DRAM의 크기가 점점 작아지면서 SCE가 발생해 채널길이를 길게하기 위해서 Si를 파고 (trap을 최소화 하기 위해 oxidation을 진행한다. oxidation이 진행되지 않은 부분은 수소를 이용해 Si-H를 형성하여 trap을 제거한다.) channel을 아래로 형성하게 된다. 

 

- BL은 두개의 transistor의 중간에 위치해야 하므로, ISO의 중간을 지나게 되고, WL은 Gate로 Active 영역에 일정 간격으로 두 번 지나가게 된다. 양 끝 부분에는 Capacitor와 GND가 형성되어야 하는데 GND로 연결되어야 하므로 line이 지나갈 필요가 없다. 이 capacitor를 Storage node라고 한다.

 

- WL를 형성하기 위해 Si에 etch를 진행하여 구멍을 판 뒤 gate oxide를 증착하고 TiN, W을 순서대로 증착한다. WL은 gate를 형성한 것이라고 할 수 있다. 이경우 gate가 3면으로 둘러싸여 FinFET과 같읕 구조를 형성한다. 

 

- BLC (Bit line contact)을 형성한다. BLC는 WL의 가운데 부분에 만들어진다. 위에서 보면 원모양으로 contact이 형성되는 것을 확인할 수 있다. BLC 구멍사이에는 Poly-Si가 채워져 있고, 그 위에는 W contact이 쌓여있다. 

 

- BL을 형성하는 metal을 증착하고 litho하여 공정한다. 

 

- SNC (Storage node contact)을 형성한다. SNC로 사용하기 위해 etch 한 부분에 Poly-Si와 W를 증착한다.

 

- SNC2를 형성한다. transistor의 윗 영역을 최대한 활용하기 위함이다.

 

- SN을 형성한다. Oxide와 Nitride를 번갈아 쌓아가며 높이 층을 형성한다. 그 뒤 길게 trench를 파서 etch를 진행한다. 길고 얇게 형성되어 기울어질 수 있기 때문에 지지대를 중간에 사용한다. 

 

- TiN, 유전체, TiN을 순서대로 증착하여 Capacitor를 형성한다. 

 

- 마지막으로 금속배선공정을 한다.