DRAM 소자 이해 - 2. DRAM 동작 원리

- Transistor 동작 예시

Access Tr Gate control : On >> 3V, Off >> 0V

Data Transfer Line : Write >> 1V/0V, Access >> Charge sharing, Pre-Charge(Read) >> 0.5V 

Plate Voltage >> 0.5V

Well Voltage >> Negative bias

 

1. DRAM의 Write : 해당 Cell이 선택되어 TR이 on되면, BL을 통해 1V 또는 0V를 인가하여 SN에 정보를 저장한다.

 

2.  DRAM의 Read (Sensing) : 해당 Cell이 선택되어 TR이 on되면, SN이 Sense Amp와 연결된 BL과 연결된다. 이때 SN에 저장되어 있던 Charge가 Cell TR을 통해 BL으로 흘러 나오게 되면서 SN에 저장된 Charge가 SN+BL의 구조로 채워지게 되어 BL potential 변화를 유발한다. BL Bias변화를 Sensing하여 해당 Data를 외부로 연결하여 출력한다.

 

>> 1 Data Sensing 동작 (증폭과정)

- N2의 Vgs가 N1의 Vgs보다 크다. 따라서 N2쪽으로 전류가 많이 흐르고, 이에 VBLP가 작아져 N1의 Vgs가 줄어든다. 결국 VBLP는 0V로 수렴하게 되고 N1은 닫힌다.

- P1의 Vsg가 P2의 Vsg보다 크다. 따라서 P1쪽으로 전류가 많이 흐르고, 이에 VBLP + 0.1V가 점점 커져 P2의 Vsg가 줄어든다. 결국 VBLP + 0.1V는 1V로 수렴하게 되고 P2는 닫힌다. 

BL은 1V로 증폭, /BL은 0V로 증폭되어 Sensing이 된다. 

 

>> 0 Data Sensing 동작 (증폭과정)

- N1의 Vgs가 N2의 Vgs보다 크다. 따라서 N1쪽으로 전류가 많이 흐르고, 이에 VBLP - 0.1V가 작아져 N2의 Vgs가 줄어든다. 결국 VBLP - 0.1V는 0V로 수렴하게 되고 N2은 닫힌다.

- P2의 Vsg가 P1의 Vsg보다 크다. 따라서 P2쪽으로 전류가 많이 흐르고, 이에 VBLP가 점점 커져 P1의 Vsg가 줄어든다. 결국 VBLP는 1V로 수렴하게 되고 P1는 닫힌다. 

BL은 0V로 증폭, /BL은 1V로 증폭되어 Sensing이 된다. 

 

# ΔV가 작으면 다른 요인에 의해 증폭과정이 반대로 뒤바뀔 수 있다. 따라서 ΔV를 크게 해줘야 한다. 

ΔV = (Vcore-Vblp) / (1+Cb/Cs) 인데 분자부분은 정해지므로 분모부분을 작게 만들어야 한다. 다라서 Cb는 작고 Cs는 크게 설계해야 ΔV가 커지며 Sensing을 더욱 정확히 할 수 있다.

 

DRAM capacitor 구조 변화

- DRAM의 capacitor는 첫번째 MIM의 경우 두겹으로 만들어 면적을 기존의 2배로 형성해 Cs를 2배 키워 사용하였다. 하지만 점점 소자가 작아지면서, capacitor가 기울어졌고, 이에 두번째 MIM처럼 한겹의 유전체만 사용하게 되었다. 면적이 줄어들어 Cs가 감소하여 High-k물질을 이용해 Cs를 증가시키려고 한다. 

 

- Cb에는 다양한 기생 capacitor들이 존재하여 기생 capcitor들을 줄이는 방향으로 발전해왔다. Word line의 수직 길이를 줄여 다른 소자와 contact되는 영역을 줄여 capacitor를 줄인 것이 대표적이다. 

 

- 결론 : BL S/A에서 추출된 Data가 외부 회로 (Peri 지역) 를 통하여 I/O PAD로 전달된다.

 

- DRAM Refresh란? : DRAM은 시간이 지나면 Capacitor에 저장된 Charge가 유실되어 Data를 상실하게 되므로, Data를 잃어버리기 전에 다시 재충전하는 과정을 DRAM의 Refresh 동작이라고 한다. Refresh 동작은 Active / Pre-charge 동작과 동일하며 Row Address에 의해 선택된 한 Word line에 연결된 모든 Memory Cell들이 Sense Amp에 의해 증폭되어 다시 쓰여지게 된다.