NAND 소자 이해 - 5. 3D NAND Flash의 Issue

3권 p.176 그림 참조

• 3D NAND Flash의 Issue

1. Plug 공정에서의 Issue : 엄청 높은 층을 수직으로 etch해야 되기 때문에 Top-Bottom의 CD 차이, Plug Not Open, Distortion, Polygonal 문제가 발생한다. 이중 Polygonal이 가장 심각한 문제인데, Plug Not Open과 Distortion은 제품 test중에 확인할 수 있지만 Polygonal은 test에서 쉽게 발견되지 않는다. 이렇게 출하된 제품은 Program 이나 Erase를 할 때 깨진부분으로만 tunneling이 발생하고, 이 부분은 이로인해 쉽게 망가진다. 따라서 이상적인 원모양이 되어야 한다.

 

2. 3D NAND의 ON Stack과 Plug Issue :

Film stack deposition - 한 층 씩 증착하다가 중간에 defect가 발생하면 위에 층까지 영향을 미치게 된다. (Sub-Array Block의 Fail이 발생)

Channel etch - Channel형성을 위해 etch를 진행할 때 1.에서와 같은 문제 발생

Word line fill - Metal replacement 과정에서 Metal이 잘 안채워지는 문제 발생

 

>> 해결방안 : Double Deck 또는 Triple Deck - 수직으로 etching 할 때 2, 3번에 걸쳐서 진행한다.

 

3. Stair Etch 공정의 이슈 : 층 수를 점점 올려 나가면서 제일 중요한 문제로 각 층의 WL에 전압을 인가하기 위해선 Stair Etch가 필요한데, 이 계단 구조의 면적 감소를 위해 XY 구조로 변화해 왔다. 하지만 층 수가 1000층을 넘어가게 되면, 층보다 Stair 면적이 더 커지는 Issue가 발생한다. 이를 줄이는 해결방안이 필요하다.

 

4. Slit Etch 공정의 이슈 : Plug 를 구분하기 위해 Slit Etch를 진행하는데 층 수가 너무 높아 Bending, Shortening, Slit Tilt 등이 발생한다. 

 

>> 해결방안 : Bending 같은 경우 중간중간 지지대를 사용한다.

 

5. SiO2 Stack Bending :  Metal replacement를 위해 Si3N4를 Etching 했는데, 이 때 SiO2 서로 Bending하여 붙는 경우이다.

 

6. Metal Replacement 공정의 이슈 : 소자가 점점 작아지면서 Plug 간격도 Tight 해지고 이에 Metal이 채워지지 못해 Void 및 Defect가 생기고 이에 저항이 증가한다. 

 

• 3D NAND Flash의 Future

-  Peri Under Cell (PUC) : Bit Growth의 확보를 위한 Chip Size의 감소의 일환으로 PUC를 도입한다. PUC는 Peri를 Cell 아래로 배치해서 Chip Size를 감소시키는 기술인데 4D NAND로도 불린다.

 

- Wafer Bonding Structure : 중국의 YMTC사의 기술로 Peri영역을 다른 Wafer에 만들어 Cell 위로 Peri 회로를 Wafer Bonding을 이용하여 붙인다. 기존에는 한 Wafer에 Peri를 먼저 만들고 Cell 영역을 만들어서 열이 Peri회로에 영향을 주었다 (Peri의 Thermal Budget 조건). 이로 인해 고속 성능을 낼 수 없었는데 Wafer Bonding으로 따로 만들어 High Speed를 얻는다. PUC와 면적은 동일하지만 High Speed를 가진다.